测试文件仿真输出的信息全是红线，但是输入按照设定正常进行

电脑 2022-12-11

modelsim仿真的测试文本写了输入数据位tst里的数据，可是仿真后发现输入的信号为红线和U，求解答，重谢！

出现红线，有两种可能，一种可能是你的输入信号没有给出描述，另外一种就是输入信号都给了描述，但是你的程序代码存在‘死角’，也就是你的代码没有把输入信号所有可能匹配情况，都包含进去。这就是代码的容错性和鲁棒性问题，不仅对正常的输入模式就行响应，还要有一定的抗干扰能力。比如出现一些干扰和噪声，你的程序不能卡死，也不能输出错误数据。

Verilog程序编译没什么问题但是仿真出来的是红线谁能帮我仿真一下或者找下原因

没设初始值，仿真和下板测试不同，电路上每次上电都会对寄存器清零，但仿真中如果不设置初始值的话就是红线（未知值），位置值加1还是位置值···所以对于计数器来说需要有个确定的初始值。 initial赋值或 rst复位都可以

坑爹啊，用modelsim仿真总是没有输出，输出总是红线，

我来回复一个我经历的错误，因为数据初始化是通过rst的，所以写testbench时要先将rst复位，这样你的数据才有个初始化的值，然后拉起复位。

modelsim仿真，输入时钟有,输出信号是条红线，是怎么回事，是程序仿真代码的问题，还是源程序出现问题。

程序没执行啊，你是用什么方式做的DA。数据是存在rom中吗，没看到例化

用modelsim仿真Verilog程序只出现蓝色和红色的直线，没有高低电平的那种波形？

verilog和C的性质完全不一样啊，Verilog是描述电路结构语言，C 是控制处理器的指令比如你说的这个2路选择器吧，随便写个你试试： /********************************************************************************/ module mux2_top（rst,dina,dinb,con,dout); input rst; input dina,dinb; //两路串行数据输入 input con;//选通信号 output dout;//输出 wire dout_temp assign dout_temp

标签：编程语言仿真 modelsim 信息技术红线